Crear proyecto VHDL en Vivado 2018.3 para FPGA Xilink

Bueno, no todos nacemos aprendidos realmente hay cosas que aunque parezcan básicas no todo el mundo las sabe hacer y realmente no todo es fácil, es por ello que muchos que empiezan en la rama digital vieron o están viendo el uso del lenguaje VHDL que básicamente es para programación de Hardware lo cual es interesante, el objetivo de hoy es aprender a crear un proyecto nuevo con tarjetas FPGA Xilink en su software Vivado.

Lo que uso y usaré:

- Software Vivado 2017.4

- Tarjeta de desarrollo Nexys 4 (Desde que sea de Xilink todo está bien)

- SO: Windows 10

Listo, ahora sí empecemos con este paso a paso: 

1. Claramente tener instalado vivado, procedemos a abrirlo y allí damos en "Create project":

2. Nos saldrá una ventana a la cual simplemente damos la indicación de "Next":

3. Posteriormente tendremos que asignar un nombre al proyecto que sería el nombre de la carpeta que llevará todo lo que hagamos en VHDL, luego cambian la ubicación de la carpeta si lo desean es preferible dejar todo en escritorio y finalmente verifican que esté marcado el chulito:

 4. Lo siguiente será marcar como tipo de proyecto "RTL Project" y damos next:

5. Ahora crearemos nuestro archivo VHDL, este paso es fácil pero vital, damos en "Create File" luego en File Name asignamos el nombre del archivo VHDL y verificamos que las demás casillas estén como se ven en la siguiente imagen y luego continuamos:

Luego de dar Ok el archivo debe aparecer en el cuadro algo similar a lo siguiente:

6. Lo siguiente será "Add Constrains (Optional)" Este paso lo podemos saldar dando simplemente en next:

7. Ahora tendremos que configurar la tarjeta como indiqué al inicio yo trabajo actualmente con la Nexys 4 de Xilink, realmente si sólo van a escribir código VHDL pero no lo van a montar en alguna tarjeta simplemente escojan cualquier y continuen, de lo contrario si posees una tarjeta Nexys 4 la configuración será la siguiente:

8. Una vez configurada la tarjeta que para el ejemplo recordemos es la Nexys 4 de Xilink, lo siguiente será dar en finish:

Todo irá bien mientras nos carga el proyecto de esta manera:

9. Una vez cargado, saldrá un nuevo cuadro donde estableceremos primero el nombre de la entidad y nombre de la arquitectura, se pueden dejar los que vienen por defecto no hay lío con ello, sin embargo si los quieren cambiar usen palabras fáciles, sin espacios, ni carácteres especiales:

Más abajo de la anterior imagen, tenemos I/O Port Definitions que son los puertos o variable que vamos a usar sean entradas(in), salidas(out), o entrada-salida(inout), no es obligación llenar dichos campos pero para el ejemplo usaré dos variables A,B como entradas quedaría así y finalmente doy en ok:

10. Finalmente en vivado tendremos a la derecha el resumento del proyecto creado "Project summary" donde sale información de la configuración:

Y en la parte derecha tendremos la sección "Sources" en donde podremos ver neustro archivo VHDL creado:

Si damos doble click sobre ese archivo nos abrirá el mismo y podremos ver las variables A,B ya declaradas como entradas y ya es hora de escribir código VHDL:

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11. Listo hasta aquí se cumplió el objetivo crear un proyecto funcional y sin problemas para crear todo el código VHDL necesario.

¿Qué sigue entonces?